第三讲数字系统设计的基础知识 西安邮电学院通信工程系 消除逻辑冒险的影响 A INPUT VCC B INPUT OUTPUT TEST VCC OUTPUT OUT C INPUT vCC D INPUT VCC SAMPLE INPUT VCC A INPUT vCC OUTPUT TEST B INPUT VCC b DPNQ OUTPUT > OUT INPUT CLK V●C D INPUT VCC CLRN CLK INPUT VCC
第三讲 数字系统设计的基础知识 西安邮电学院通信工程系 消除逻辑冒险的影响 A B C D INPUT INPUT VCC VCC INPUT INPUT VCC VCC TEST OUT SAMPLE OUTPUT OUTPUT INPUT VCC A B C D INPUT INPUT VCC VCC INPUT INPUT VCC VCC TEST OUT CLK OUT PUT OUT PUT INPUT VCC D Q PRN CLRN CLK
第三讲数字系统设计的基础知识 西安邮电学院通信工程系 时序逻辑设计基础 数字系统的电路通常由组合逻辑、时序逻辑或者两 者混合构成。对于时序逻辑电路，其基本结构如图2 -14所示。 文 时序逻辑电路按其工作方式可分为同步时序逻辑和异步 时序逻辑，其结构如图2-15所示。 必 同步时序电路中，全部时钟并联在一起，统一受系统 时钟的控制，各个触发器是同步动作的；异步时序电路 中各级触发器的连接不是完全相同的，状态变化也不是 同步的。 ?异步时序电路设计较为复杂，目前主要是人工设计；同 步时序电路设计主要有状态机和状态流程图方法
第三讲 数字系统设计的基础知识 西安邮电学院通信工程系 数字系统的电路通常由组合逻辑、 时序逻辑或者两 者混合构成。 对于时序逻辑电路， 其基本结构如图 2 - 14所示。 ❖ 时序逻辑电路按其工作方式可分为同步时序逻辑和异步 时序逻辑， 其结构如图 2 - 15所示。 ❖ 同步时序电路中， 全部时钟并联在一起， 统一受系统 时钟的控制， 各个触发器是同步动作的; 异步时序电路 中各级触发器的连接不是完全相同的， 状态变化也不是 同步的。 ❖ 异步时序电路设计较为复杂，目前主要是人工设计；同 步时序电路设计主要有状态机和状态流程图方法。 时序逻辑设计基础
第三讲数字系统设计的基础知识 西安邮电学院通信工程系 Z 合 X 组逻 辑 yr y Y Y 存器 件 图2-14时序逻辑电路的结构框图
第三讲 数字系统设计的基础知识 西安邮电学院通信工程系 图 2 - 14 时序逻辑电路的结构框图 . . . 组 合 逻 辑 存 储 器 件 . x1 xn Z1 Zm Y1 y1 yr Yr .
第三讲数字系统设计的基础知识 西安邮电学院通信工程系 D X X 组合逻辑 组合逻辑 y 存储元件 存储元件 y Y Y 存储元件 y 存储元件 时钟脉冲 (a) (6) 图2-15时序电路结构框图 (a)同步时序逻辑电路；(b)异步时序逻辑电路
第三讲 数字系统设计的基础知识 西安邮电学院通信工程系 图 2 - 15 时序电路结构框图 (a) 同步时序逻辑电路； (b) 异步时序逻辑电路 . . . 组 合 逻 辑 存 储 元 件 . X1 Xn Z1 Zm Y1 y1 yr 存 储 元 件 Yr 时 钟 脉 冲 (a) . . . 组 合 逻 辑 存 储 元 件 . X1 Xn Z1 Zm Y1 y1 yr 存 储 元 件 (b) Yr .
第三讲数字系统设计的基础知识 西安邮电学院通信工程系 1)基本的8位寄存器 输入字 输入 d CLK 女 输出 输出字 (a) (b) 图2-10寄存器 (a)D触发器；(b)8位寄存器
第三讲 数字系统设计的基础知识 西安邮电学院通信工程系 图 2-10 寄存器 (a) D触发器； (b) 8位寄存器 输 入 CLK 输 出 Q7 d 7 Q6 d 6 Q5 d 5 Q4 d 4 Q3 d 3 Q2 d 2 Q1 d 1 Q0 d 0 输入字 输出字 (a) (b) CLK 1) 基本的8位寄存器