DA芯片的型号及时序 本综合实验系统的ADC DAC扩展卡上搭载了4路DA采样电 路。所选用的DA芯片是TI公司的8位微功耗轨到轨数模转换器 DAC081S101. DAC081S101是一种全功能、通用的8位电压输出的数模转换器， 它可以在+2.7V一+5.5V单端电源下工作，并且在3.6V电压下仅仅消 耗175uA电流。 DAC081S101的引脚图如下： VOUT 1 SYNC GND- 2 5 SCLK VA- -DIN 引脚描述 符号 引脚号 描述 VOUT DAC模拟输出电压 GND 2 对于所有电路的接地参考 VA 3 电源和参考输入。需解耦至GND
DA 芯片的型号及时序 本综合实验系统的 ADC_DAC 扩展卡上搭载了 4 路 DA 采样电 路。所选用的 DA 芯片是 TI 公司的 8 位微功耗轨到轨数模转换器 DAC081S101。 DAC081S101是一种全功能、通用的8位电压输出的数模转换器， 它可以在+2.7V—+5.5V 单端电源下工作，并且在 3.6V 电压下仅仅消 耗 175uA 电流。 DAC081S101 的引脚图如下： 引脚描述 符号 引脚号 描述 VOUT 1 DAC 模拟输出电压 GND 2 对于所有电路的接地参考 VA 3 电源和参考输入。需解耦至 GND
DIN 4 串行数据输入。在/SYNC信号下降以后，在SCLK 信号的下降沿，数据被输入16位移位寄存器。 SCL 5 串行时钟输入。在此信号的下降沿，数据被拍入输 K 入移位寄存器 /SYN 6 数据输入的帧同步输入。当此脚信号拉低，它使能 C 输入移位寄存器，数据在SCLK的下降沿被转移。 DAC在第16个时钟周期被更新，除非/SYNC信号 在第16个时钟前被拉高，在这种情况下/SYNC的 上升沿作为一个中断，写序列被DAC忽略。 工作额定值如下： 工作温度范围 -40°℃≤TA≤+105°℃ 电源电压，VA +2.7Vto5.5V 任意输入电压 -0.1Vto(Va+0.1V) 输出负载 0 to 1500 pF SCLK频率 Up to 30 MHz DAC081S101时序图：
DIN 4 串行数据输入。在/SYNC 信号下降以后，在 SCLK 信号的下降沿，数据被输入 16 位移位寄存器。 SCL K 5 串行时钟输入。在此信号的下降沿，数据被拍入输 入移位寄存器 /SYN C 6 数据输入的帧同步输入。当此脚信号拉低，它使能 输入移位寄存器，数据在 SCLK 的下降沿被转移。 DAC 在第 16 个时钟周期被更新，除非/SYNC 信号 在第 16 个时钟前被拉高，在这种情况下/SYNC 的 上升沿作为一个中断，写序列被 DAC 忽略。 工作额定值如下： 工作温度范围 −40°C ≤ TA ≤ +105°C 电源电压，VA +2.7V to 5.5V 任意输入电压 −0.1 V to (VA + 0.1 V) 输出负载 0 to 1500 pF SCLK 频率 Up to 30 MHz DAC081S101 时序图：
DN 输入移位寄存器： 输入移位寄存器有16位。前2位是“无关”位，接下来的2位 决定了器件的工作模式，串行输入寄存器的内容在SCLK的第16个 下降沿转移到DAC寄存器。 输入寄存器的内容如下： MSB LSB XX PD1PDO D7 D6 D5 D4 2D1D0 DATA BITS 00 Normal Operation 0 1 1 ko to GND 1 0 100 k to GND Power-Down Modes 1 1 High Impedance 正常情况下，/SYNC信号保持低电平至少到SCLK信号的16个 下降沿，同时，DAC在SCLK信号的第16个下降沿进行更新。然而， 如果/SYNC信号在SCLK信号的第16个下降沿之前拉高，移位寄存 器被复位且写序列无效。DAC寄存器不会被更新，工作模式或者输 出电压没有改变。 在System Generator的设计中，为了满足信号输出时经过并串转
输入移位寄存器： 输入移位寄存器有 16 位。前 2 位是“无关”位，接下来的 2 位 决定了器件的工作模式，串行输入寄存器的内容在 SCLK 的第 16 个 下降沿转移到 DAC 寄存器。 输入寄存器的内容如下： 正常情况下，/SYNC 信号保持低电平至少到 SCLK 信号的 16 个 下降沿，同时，DAC 在 SCLK 信号的第 16 个下降沿进行更新。然而， 如果/SYNC 信号在 SCLK 信号的第 16 个下降沿之前拉高，移位寄存 器被复位且写序列无效。DAC 寄存器不会被更新，工作模式或者输 出电压没有改变。 在 System Generator 的设计中，为了满足信号输出时经过并串转
换后的时序要求，对DA部分的DN信号采取了组数操作，即在并串 转换前的8位数据高位添加4位0，低位添加20位0，同时/SYNC 信号保持低电平到SCLK信号的第32个下降沿。 欲了解该器件的详细信息，请查阅dac08lsl01.pdf文档。 DA时序设计 同AD的时序设计一致，DA芯片与FPGA之间进行通信的为 SCLK、/SYNC、DIN三个信号。 1)SCLK。DA转换芯片的串行时钟SCLK可高达3OMHz,我们 的设计中将SCLK设置为400KHz,因此，计数器的采样周 期为125。具体设置如下： ++ UFix 1 0 D2 UFix_1_0 D2 not Out clk CLK DAC Counter2 Inverte到
换后的时序要求，对 DA 部分的 DIN 信号采取了组数操作，即在并串 转换前的 8 位数据高位添加 4 位 0，低位添加 20 位 0，同时/SYNC 信号保持低电平到 SCLK 信号的第 32 个下降沿。 欲了解该器件的详细信息，请查阅 dac081s101.pdf 文档。 DA 时序设计 同 AD 的时序设计一致，DA 芯片与 FPGA 之间进行通信的为 SCLK、/SYNC、DIN 三个信号。 1) SCLK。DA 转换芯片的串行时钟 SCLK 可高达 30MHz，我们 的设计中将 SCLK 设置为 400KHz，因此，计数器的采样周 期为 125。具体设置如下：
Counter2 (Xilinx Counter) 口回X Hardware notes:Free running counters are the least expensive in hardware.A count limited counter is implemented by combining a counter with a comparator. Basic Advanced Implementation Counter type: ⊙Free running©Count limited Count to value Inf Count direction ⊙h○Down○Ip/Down Initial value 0 Step 2 Output Precision Output type Signed (2's comp)Unsigned Number of bits 1 Binary point 0 Optional Ports □Provide1 oad port Provide synchronous reset port □Provide enable port Explicit Sample Period Sample period source: Explicit Inferred from inputs Explicit period 125 K Cancel Help Apply 2)/SYNC。本设计中，为了使经过FPGA内部处理所得的结果通 过并串转换后能够满足时序的要求，两个SYNC高脉冲之间 相隔32个时钟(SCLK)周期。因此，/SYNC信号计数器的 采样周期为SCLK的2倍，即250。计数到31时产生高脉冲。 如下图所示：
2)/SYNC。本设计中，为了使经过 FPGA 内部处理所得的结果通 过并串转换后能够满足时序的要求，两个/SYNC 高脉冲之间 相隔 32 个时钟（SCLK）周期。因此，/SYNC 信号计数器的 采样周期为 SCLK 的 2 倍，即 250。计数到 31 时产生高脉冲。 如下图所示：