2.并行加法器的进位链 (1)进位链的基本逻辑关系 Ci= AiBi+(Ai 0 Bi)Ci-1 =AiBi+(ieBi)Ci1或 Ci= AiBi+(Ai+ Bi)Ci-1 一进位产生函数 令 Gi= AiBi Pi=Ai Bi= Ai t Bi=Ai+ Bi 进位传递函数 所以Ci=Gi+PiCi-1 (进位条件) 本地进位、绝对进位一条件进位、传递进位
2. 并行加法器的进位链 （1）进位链的基本逻辑关系 所以 Ci = Gi + Pi Ci-1 进位产生函数 进位传递函数 （进位条件） 本地进位、绝对进位 条件进位、传递进位 Ci = AiBi + (Ai + Bi)Ci-1 = AiBi + (Ai + Bi)Ci-1 或 Ci = AiBi + (Ai + Bi)Ci-1 令 Gi = AiBi Pi = Ai + Bi = Ai + Bi = Ai + Bi
(2)串行进位 特点:进位信号逐位形成。 设n位加法器 1)逻辑式C1=G1+PCo C2=G2+P2C1 Cn= gn+ pnCn-1 2)结构举例 G C2 G2 P2 C1 G1 P1 C0 Ai Bi Ai Bi
（2）串行进位 特点：进位信号逐位形成。 设n位加法器 1）逻辑式 C1 = G1 + P1C0 C2 = G2 + P2C1 Cn = Gn + PnCn-1 2）结构举例 C2 G2 P2 C1 G1 P1 C0 Gi Pi Ai Bi Ai Bi
学习要求: 能写出任一进位的串、并、分组逻辑式 例.已知操作数Ai、B;,初始进位C0。试 写出C6的逻辑式 串行进位:C6=G6+P6C5 并行进位:C6=G6+P6G5+P6P5G4+ ●● +P6P5. Pico 分级同时进位:C6=G6+P6G5+P6P5CI CIGI+PICO GG4+P4G3+P4P3G2+P4P3P2G1 PP4P3P2Pl G=AiBi pi=Ai e bi7
学习要求： 能写出任一进位的串、并、分组逻辑式。 例. 已知操作数Ai、Bi，初始进位C0。试 写出C6的逻辑式。 串行进位：C6 = 并行进位：C6 = 分级同时进位：C6 = G6+P6C5 G6+P6G5+P6P5G4+…. +P6P5…P1C0 G6+P6G5+P6P5CI CI=GI+PIC0 G6+P6C5 G6+P6G5+P6P5G4+…. G6+P6G5+P6P5CI GI=G4+P4G3+P4P3G2+P4P3P2G1 PI=P4P3P2P1 Gi=AiBi Pi=Ai⊕Bi
21.3ALU部件 加法器 输入组合 输入组合 ALU 选择器 选择器 控制操作数控制操作数 信号 信号 操作数 操作数 选择器 选择器 ●●●●。0●●●●●●● ···
2.1.3 ALU部件 加法器 选择器 选择器 控制 信号 控制 信号 操作数 操作数 输入组合 输入组合 ALU 选择器 选择器 操作数 操作数
以SN74181芯片(4位片ALU)为例 1.组成 (1)一位逻辑 1位加法器(求和、进位) 1位选择器(1对) 1个公共控制门(4位共用)
以SN74181芯片（4位片ALU）为例。 1. 组成 （1）一位逻辑 1位加法器（求和、进位） 1位选择器（1对 ） 1个公共控制门（4位共用）